La Universidad Politécnica de Hong Kong (PolyU) anunció un avance en la tecnología de transistores que podría redefinir el futuro de la microelectrónica. Un equipo de investigación liderado por el Prof. Jianhua HAO, Jefe del Departamento de Física y Materiales y Catedrático de Física de Materiales y Dispositivos, ha desarrollado un novedoso transistor de efecto túnel (TFET) utilizando nanomateriales 2D. La innovación supera el 'límite de Boltzmann', una barrera que durante mucho tiempo ha restringido la eficiencia energética de los transistores tradicionales.
Los transistores convencionales dependen de la emisión termoiónica, que requiere un voltaje de compuerta mínimo de 60 milivoltios (mV). Esta limitación, conocida como el límite de Boltzmann, hace imposible valores de oscilación subumbral (SS) por debajo de 60 mV por década a temperatura ambiente, restringiendo así el progreso en la electrónica de alto rendimiento. El equipo liderado por la PolyU, en colaboración con la Universidad Nacional de Singapur, la Universidad de Ciencia y Tecnología de Hong Kong, la Universidad de Pekín y la Universidad de Tecnología y Diseño de Singapur, ha diseñado un TFET que adopta el túnel cuántico para sortear esta barrera.
El Prof. Hao declaró: "Al adoptar el túnel cuántico, nuestro TFET rompe esta barrera, allanando el camino para circuitos integrados de ultra bajo consumo y alto rendimiento esenciales para los chips de IA emergentes y aplicaciones avanzadas de semiconductores." Los hallazgos de la investigación fueron publicados en la prestigiosa revista científica Science.
El equipo creó una heteroestructura ultrafina de capas alternas de bismuto 2D y seleniuro de indio mediante deposición por láser pulsado. Al controlar con precisión la estructura de las capas, el bismuto, normalmente semimetálico, se transforma en un semiconductor en su forma 2D, permitiendo que los portadores de carga se tunnelen eficientemente hacia el seleniuro de indio mediante túnel cuántico. El TFET resultante logró valores de SS muy por debajo del límite de 60 mV por década, operando a temperatura ambiente sobre sustratos de silicio. El dispositivo requirió un rango de voltaje de compuerta de solo 160 mV, en comparación con los 800 mV necesarios originalmente, una reducción de voltaje de cinco veces.
Este avance resuelve un desafío de larga data en los TFET experimentales: entregar una alta corriente de salida junto con una relación de corriente ON/OFF excepcionalmente alta. Esta combinación es crítica para impulsar múltiples compuertas lógicas posteriores y reducir el retardo del circuito, haciendo que la tecnología sea viable para circuitos integrados prácticos.
Las implicaciones son significativas para la industria de semiconductores y más allá. A medida que crece la demanda de computación energéticamente eficiente, especialmente con el auge de la inteligencia artificial (IA) y el aprendizaje automático, la necesidad de transistores que consuman menos energía mientras ofrecen mayor rendimiento es primordial. Esta tecnología TFET podría conducir a chips de IA más eficientes, una mayor duración de la batería en dispositivos portátiles y una reducción del consumo de energía en centros de datos. También ofrece una vía para continuar reduciendo el tamaño de los transistores, abordando la desaceleración de la ley de Moore.
La colaboración entre la PolyU y otras instituciones líderes subraya el esfuerzo global para empujar los límites de la tecnología de semiconductores. Con este avance, el equipo ha proporcionado una base para futuras innovaciones en electrónica de ultra bajo consumo, transformando potencialmente industrias que dependen de la computación de alto rendimiento.
